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“六个”Intel的必修之路——半导体封装迎来“高光时刻”

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2019-09-11 10:11:30

Intel六大技术支柱所描绘的愿景中,有改进设计架构的Intel,有消除内存/存储瓶颈的Intel,有投资互连技术的Intel,有重视软件的Intel,有视安全为根基的Intel,还有跨晶体管、封装和芯片设计协同进步的Intel。在这“六个”Intel看来,摩尔定律的哲学将永远存在。

作为半导体领域为数不多的IDM厂商,Intel覆盖了从晶体管到整体系统层面集成的全面解决方案。从PC时代的“Intel inside”,到现在的“Intel:experience what’s inside”。鲜少全面介绍其先进封装技术的Intel,日前召开技术解析会,展示了制程&封装技术作为基础要素的核心地位。

为什么我们需要先进封装技术?Intel公司集团副总裁兼封装测试技术开发部门总经理Babak Sabi表示,为了更好地对大规模的数据进行分析和处理,要有非常复杂的芯片来提供足够的算力。当芯片架构会越来越复杂,很难把这么多不同的组件来进行集成,这也就是为什么要开发先进封装技术的原因。我们可以把不同功能的小芯片进行组装,放到同一个封装内部,以获得足够的大数据分析的算力,这是传统技术无法实现的。

先进封装将在半导体领域发挥更大价值

一直以来,芯片设计、工艺制程聚焦了半导体领域最多的关注。芯片封装作为制造过程的最后一步,在整个电子供应链中看似不起眼,却一直默默发挥着关键作用。作为处理器和主板之间的物理接口,封装为芯片的电信号和电源提供了一个着陆区。随着半导体工艺日益复杂,传统单芯片封装逐渐不能满足需求,尤其是对于高性能芯片来说,需要在性能、功耗、成本方面的进一步均衡和提升。

三大因素正在推动半导体封装发生革命性变化:一是全球终端电子产品逐渐走向多功能整合及低功耗设计,二是数据中心和物联网的人工智能处理等方面推动的芯片多样化趋势,三是以数据为中心的工作负载日益多样化,带来处理数据的架构也日益多样化。未来,先进封装将比过去发挥更为重大的作用,它将成为产品创新的催化剂,也终于迎来了它的“高光时刻”。

Yole Développement首席分析师Santosh Kumar曾预测,IC封装市场2019年会出现放缓,但是先进封装的增长速度超过整体封装市场。据Yole称,2019年包括所有技术在内的IC封装市场预计收入将达到680亿美元,比2018年增长3.5%。“先进的封装预计在2019年增长4.3%,而传统/商品封装的增长率仅为2.8%。”

英特尔制程及封装部门技术营销总监Jason Gorss介绍,先进封装已经成为各公司打造差异化优势的一个重要领域,以及一个能够提升性能、提高功率、缩小外形尺寸和提高带宽的机会。

未来,晶体管层面的创新方向是尺寸越来越小,功耗越来越低;架构层面,将走向多种不同架构的组合,以满足更加专属的特定领域的需求,包括FPGA、图像处理器以及人工智能加速器等等;内存和存储领域,正在面临一个全新的瓶颈,需要消除传统内存和存储层级结构中的固有瓶颈,同时实现加速互连,通过不同层级的互连技术,更好地满足在数据层面或是封装内的数据流通;软件方面,以全堆栈、跨架构平台为主,充分释放硬件的极致性能;当然,安全则是一切业务的最高等级。

上述方向,共同勾勒出Intel对于未来创新的设想,它不再拘泥于传统框架,而是注重更加灵活地设计性能更强、功能更丰富、功耗更低、用途更灵活的不同产品,满足未来的差异化需求。

Intel强调其封装技术的先进性,亦与摩尔定律的如何延续有关。此前,Intel方面就曾公开回应:摩尔定律仍持续有效,只是以各种功能、架构搭配组合的功能演进,以应对数据的泛滥。先进的封装技术能够集成多种制程工艺的计算引擎,实现类似于单晶片的性能,但其平台范围远远超过单晶片集成的晶片尺寸限制。这些技术将大大提高产品级性能和功效,缩小面积,同时对系统进行全面改造。

有哪些不断涌现的封装新需求?


Intel的封装愿景是在一个封装内实现芯片和小芯片的连接,帮助整体芯片实现单晶片系统SoC的功能。为了做到这一点,必须确保整个裸片上的小芯片连接必须是低功耗、高带宽且高性能的,这也是实现其愿景的核心所在。

Intel院士兼技术开发部联合总监Ravindranath (Ravi) V. Mahajan表示,封装技术的三大重点在于轻薄/小巧的客户端封装、高速信号和互联微缩(密度和间距)。

据介绍,英特尔封装支持多节点混合集成,不仅是不同元器件集成中X、Y轴的平面面积缩小,在G轴上(封装厚度)也有优化空间。他表示,2014年,封装厚度约为100μm;2015年已实现无核技术,换言之即为无核状态;未来,英特尔不仅仅是把硅片叠加到封装上,将实现嵌入式桥接,让系统更小更薄。

高速信号方面,由于信号实际上是在半导体芯片表面上传递进行的,会受到金属表面粗糙度影响。Intel通过专门的制造技术大幅降低了金属表面的粗糙度,从而减少信号传递损耗。同时,采用全新的
布线方法降低串扰,采用空隙布线使得电介质堆栈设计中两者之间的传导损耗更小。Ravi Mahajan表示,通过先进封装技术目前已经可以达到112Gbps,未来将努力迈向224Gbps这一数量级。

互联微缩(密度和间距)方面,Ravi Mahajan强调了两个基础概念:代表两个裸片纵向叠加的3D互连,以及代表两个裸片水平连接的2D互连。前者导线数量较少传输速度较快,后者导线数量多传输速度较慢。通过英特尔全方位互联(ODI)技术,可以实现高速互联,通过并行连接延迟会大幅下降,并且可以更好地改善速度,系统能耗可降低约10%。 

如何构建未来的高密度MCP?

整个业界似乎都在不断推动先进多芯片封装架构MCP的发展,以更好地满足高带宽、低功耗的需求。在Intel看来,这需要多项关键基础技术的结合。

在今年七月初的SEMICON West大会上,Intel曾推出一系列全新的基础工具,包括将EMIB和Foveros技术相结合的创新应用(Co-EMIB)、全方位互连(ODI)技术,和全新裸片间接口(MDIO)技术,实现其全新封装技术与制程工艺的结合。其基本原则都是使用最优工艺制作不同IP模块,然后借助不同的封装方式、高带宽低延迟的通信渠道,整合在一块芯片上,构成一个异构计算平台。

现场展示的Co-EMIB样品

融合Foveros 3D封装技术的Lakefield产品

EMIB样品



Intel封装研究事业部组件研究部首席工程师Adel Elsherbini表示,封装互连技术有两种主要的方式,一种是把主要的相关功能在封装上进行集成,即将电压的调节单元从母板上移到封装上,通过这种方式实现全面集成的电压调节封装;另外一个是称之为SoC片上系统分解的方式,把具备不同功能属性的小芯片来进行连接,并放在同一封装里,通过这种方法可以实现接近于单晶片的特点性能和功能。不管是选择哪一种的实现路径,都需要做到异构集成和专门的带宽需求,而这也可以帮助实现密度更高的多芯片集成。


未来,先进互连封装研究有三大微缩方向,:一是用于堆叠裸片的高密度垂直互连,它可以大幅度提高带宽,同时也可实现高密度的裸片叠加;二是全局的横向互连,在未来随着小芯片使用会越来越普及,在小芯片集成当中拥有更高的带宽;三是全方位互连(ODI),可实现之前所无法达到的3D堆叠带来的性能。通过这些支持Intel未来路线图的新技术,共同构建起未来的技术能力和基础。


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